裝備電子系統的研發、測試、保障解決方案中心

       Solidify－靜態功能驗證

       作為高性能靜態功能驗證器，Solidify工具可提供完整的屬性驗證環境并具有強大的屬性驗證功能，包括但不限于多語言支持、源代碼調試、接口仿真等高級功能。在多年的迭代更新中，已廣泛應用于多個不同的行業中。

       功能

       ● 屬性驗證，多個形式化引擎，時序冗余去除，無TestBench環境代碼漏洞檢測，源代碼調試
       ● 可定制引擎，屬性代碼覆蓋，復位時序預測
       ● 分層驗證、多時鐘支持、內存模型生成、多線程、驗證數據庫、屬性連接、傳遞屬性跟蹤等

       支持的代碼語言

       ● Verilog，VHDL，SystemVerilog，mixed
       ● SVA，PSL，OVA，OVL，HPL property languages
       ● VCD，SDC，LIB

       輸出
       ● 特性分析，調試跟蹤，波形
       ● Testbench代碼生成，可綜合監視器生成，屬性語言交叉翻譯
       ● 覆蓋率報告

       SolidSEC－時序等效性檢查

       SolidSEC是一個，建立在Averant的形式驗證技術之上強大的時序等效檢查器。工具內包含支持RTL和門級設計的組合等效檢查器（CEC）。經過多年與工業和教育領域的研究和合作開發，該工具可以集成到降功耗流程以及其他順序優化中，為此類設計帶來形式驗證的力量。隨著越來越復雜的低功耗設計技術，SolidSEC工具是保證整體設計正確性不可或缺的一步。

       當前設計往往包含冗余管理邏輯，SolidSEC可通過簡單的命令無縫集成到Solidify中來消除冗余設計并提高驗證性能。強大的順序冗余刪除是任何現代和完整的屬性驗證工具所必需的。

       功能
       ● 可處理百萬級的門設計
       ● 支持Verilog、VHDL和混合語言
       ● 窮舉分析
       ● 錯誤跟蹤
       ● 可兼容標準低功耗流程設計
       ● 可支持第三方調試工具的集成

       SolidAC－自動設計檢查
       SolidAC會自動檢查設計中是否存在許多常見但難以發現的問題，用戶只需要選擇要運行的檢查即可對自動讀取的RTL源進行檢查。

       功能
       ● 死代碼
       ● 死鎖/活鎖
       ● 跨時鐘域（CDC）
       ● CDC與數據穩定性和格雷碼檢查
       ● Full / parallel case pragma
       ● 復位傳播
       ● 爭用
       ● 數組越界
       ● x值傳播

       SolidTC－時序約束驗證
       時序約束是邏輯設計中三個最關鍵的問題之一。調試不正確的時序約束會使項目的調試工作徒勞無功。SolidTC是一種基于形式化驗證技術的時序約束驗證工具，可快速、詳盡地驗證虛假路徑和多周期路徑（MCP）約束。SolidTC支持Verilog、VHDL和混合設計語言。它以SDC文件作為輸入，并為每個約束輸出通過/失敗。SolidTC與所有當前設計流程無縫集成。
       SolidTC工具也是一種時序約束驗證器，該工具基于Solidify引擎可用于檢查SDC文件中聲明的錯誤路徑和多周期路徑的有效性，能快速、詳盡的驗證和查找異常的時序。這些時序異常的正確性。

       功能
       ● 處理數百萬級門設計
       ● 支持Verilog、VHDL和混合語言
       ● 分析全面
       ● 運行時工作級的能力控制
       ● 錯誤跟蹤生成
       ● 僅需要設計和SDC文件
       ● 對當前設計流程沒有影響