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        裝備電子系統的研發、測試、保障解決方案中心

        電子設計自動化工具集合 SynaptiCAD
        產品中心 電子設計自動化工具集合 SynaptiCAD
        產品概述

               SynaptiCAD是一款EDA(電子設計自動化)工具集合,包括HDL輸入、仿真、測試、波形分析、管腳映射工具等等,分為四大類多個獨立的工具模塊。


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        功能特性

               1. Timing Diagram Editing
               ? Timing Diagrammer Pro
               ? WaveFormer Pro
               ? DataSheet Pro

               2. VHDL & Verilog 仿真調試
               ? VeriLogger Extreme
               ? BugHunter Pro
               ? GigawaveViewer Pro

               3. VHDL & Verilog Test Bench 生成
               ? WaveFormer Pro
               ? Reactive TB
               ? TestBencher Pro

               4. VHDL 和 Verilog 代碼轉換
               ? V2V


        Timing Diagram Editing


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               Timing Diagram Editing有三個功能工具,用戶可根據預算與功能需求選擇:
               ? Timing Diagrammer Pro
               ? WaveFormer Pro
               ? DataSheet Pro


        Timing Diagram Pro


              Timing Diagrammer Pro 是入門級的時序圖編輯器。
               ? 17年來持續發展
               ? 無調繪圖環境
               ? 模擬/數字波形
               ? 高級時序分析
               ? 支持工業標準的TDML語言和零件庫庫


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               Timing Diagram Creation
               ? 真正做到的最小/最大時序分析與延遲,設置和保持,也支持公式。


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               ? 支持模擬信號的顯示和生成。


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               ? 支持文本塊注釋和高亮顯示


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               ? 通過壓縮標記隱藏了圖中的時序片段


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               Timing Diagram Analysis
               ? 延遲、設置和保持參數
               ? 所有時序參數支持最小、最大以及公式設置
               ? 重新處理扇出時序計算
               ? 延遲相關延遲
               ? 準確建立時鐘抖動和斜率模型


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        WaveFormer Pro
               具有Timing Diagrammer Pro的所有功能, WaveFormer Pro 還增加了如下功能:
               ? 支持信號仿真,使得設計時序圖更快、更準確
               ? 支持多種格式導入導出,包括VHDL、 Verilog、 SPICE、邏輯分析器和圖形生成器。


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               Timing Diagram  Simulation
               ? 采用布爾量和已注冊的邏輯公式可快速構建FPGA模型和膠合邏輯
               ? 支持多位寄存器和鎖存器
               ? 生成用于導入外部模擬器VHDL或Verilog模型的時序圖


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        支持最小和最大時間的方程式: (SIG0 and SIG1) 門限時間延遲
        (使用標準的VHDL/Verilog模擬器很難完成)


               Waveform File Translation
               WaveFormer支持超過43種格式,包括一個開放的Perl界面,以供用進行腳本開發。


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               Analog Waveform Blocks
               支持使用簡單的基于python的方程式來創建可編輯的模擬波形塊。


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        Datasheet Pro
               DataSheet Pro是支持時序的最高級別,為設計人員和文檔專業人員提供了一種標準化的方式來共同創建IC數據表。
               ? 工程管理
               ? 樣式表
               ? 多個打印視圖  
               ? 支持從任何SynaptiCAD產品或其他TDML編輯器導入時序圖
               ? 支持查看多個時序圖


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               DataSheet Pro - OLE Editing
               雙擊文字處理程序中嵌入的時序圖,自動地調用正確的時序圖文件打開DataSheet Pro。


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               DataSheet Pro–交互模式
               ? 將交互式數據表交付給客戶。時序圖可以位于行為Verilog模型之上,并在客戶更改圖表上的指令時重新進行模擬
               ? 支持在時序圖上添加公司logo
               ? 直接在時序圖上添加說明


        VHDL & Verilog 仿真調試工具


               SynaptiCAD為Verilog 和VHDL調試提供一系列的工具:
               ? VeriLogger Extreme:快速編譯Verilog模擬器;
               ? BugHunter Pro:支持VHDL和Verilog模擬器的圖形調試;
               ? Gates-on-the-Fly :Verilog網表編輯;
               ? GigaWave Viewer:從仿真器測試設備上查看波形;


        VeriLogger Extreme
               VeriLogger Extreme 是一個高性能編譯代碼Verilog2005的仿真器,同時具備一些System Verilog支持,顯著減少了仿真調試時間。
               ? 支持基于SDF時序信息的RTL和門級仿真的快速仿真。
               ? 支持所有主要ASIC和FPGA供應商的設計庫和設計流, 包括 MicroSemi/Actel、Altera、LSI Logic、QuickLogic 和 Xilinx。


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        BugHunter Pro
               BugHunter Pro 是一個用于VHDL、Verilog和SystemC 仿真器的圖形化調試環境。
        支持所有主要仿真器
               ? 支持波形觀察
               ? 項目模型的分層顯示
               ? 具有顏色語法編輯功能的編輯器



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               BugHunter – 單元級測試
               可使用單元級的測試功能快速測試小模塊。 BugHunter 為 Stimulus and Results 圖中信號生成激勵代碼,并把該代碼作為項目的輸入。
               Stimulus and Results 圖表還可以顯示模擬過程中的所有監視信號。


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        GigaWave查看器
               GigaWave查看器結合SynaptiCAD的波形查看器和高性能波形壓縮引擎來處理multi-gigabyte文件。
               ? 生成壓縮的二進制文件,以便快速查看
               ? 查看VCD文件
               ? 查看邏輯分析器文件
               ? 運行批處理模式


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        VHDL/Verilog Test Bench Generation


               SynaptiCAD有三個級別的圖形化Test Bench Generation,以滿足測試需求的類型和復雜性。
               ? WaveFormer Pro – 單圖Test Bench Generation
               ? Reactive TB – 對被測模型有反應的單圖
               ? TestBencher Pro – 多圖Test Bench Generation


        VHDL/Verilog Test Bench Generation
               WaveFormer Pro、 Data Sheet Pro和BugHunter 具備基本的激勵Test Bench Generation生成功能。


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               ? 繪制的波形用于生成激勵模型
               ? BugHunter特性緊密集成到仿真環境中,實現對設計模型的快速交互測試


        Reactive Test Bench Option
               從單個時序圖中創建自測試測試Test Bench Generation,用于在仿真測試中形成錯誤報告和對模型做出的反應。

               ? 這個選項還允許生成“clocked test benches”,該Test Bench Generation基于一個或多個時鐘信號更新激勵
               ? 反應性Test Bench Generation生成選項可以添加到 WaveFormer Pro, DataSheet Pro和BugHunter Pro中


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        TestBencher Pro
               最高級別的Test Bench Generation是通過 TestBencher Pro生成,TestBencher Pro允許用戶設計總線功能模型,使用多個時序圖來定義事務器,并使用序列處理程序來應用圖表事務。testbenchPro可以與BugHunter一起購買或作為一個獨立的工具購買。


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               TestBencher Pro-基于規范的驗證
               問題: 驗證與不同協議交互的SOC模型。


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                解決辦法: 使用testbench生成架構,然后自動生成事務處理程序、事務數據和驗證結果的邏輯。


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               TestBencher Pro 生成VHDL and Verilog代碼
               ? Timing Diagrams 定義可重復使用的定時事務
               ? 頂級模板定義事務序列并監視MUT狀態
               ? 生成受約束的隨機數據結構
               ? 仿真器和編譯器的外部控制
               ? 可以擴展到支持其他語言


        VHDL Verilog Translation


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               ? VHDL2Verilog和Verilog2VHDL是命令行工具,用于自動翻譯HDL源代碼
               ? BugHunterPro作為圖形化環境用戶用作執行和測試翻譯
               ? SynaptiCAD還提供了完整的翻譯服務


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